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1，在菜單preferences下設定無源器件R,C,L的映射類型。

2，在LAYER STACK MANANGER里設定層厚和銅厚。

3，在DESIGN/DESIGN RULES/SIGNAL INTEGRITY設置需要的SI規則。

4，運行TOOLS/SIGNAL INTEGRITY，在信號完整性界面中運行import IBIS-FILE，并將分析用的芯片的IBIS模型文件導入。

5，最關鍵的一步，用文本編輯器編輯Design Explorer 99 

SE\Library\SignalIntegrity\User\u_parts.hrt,這個文件指定了PROTEL99SE所有可用的器件模型，ASCII碼格式，很容易看懂，在這里可以創建新的器件模型，并為新的器件的每個引腳指定在第4步導入的引腳宏模型，可以具體到每個引腳，并把器件名改為PCB里器件屬性的COMMENT（當然你也可以改COMMENT），存盤。

以下是個簡單的器件的格式：

TI!SN74221N PQ[16] TYP["DIC"]

IN[1--3,9--11]("TTL_000_S0_in.mac"),

[6,7,14,15]

OUT[4,5,12,13]("TTL_000_S0_out.mac")

BI[6,7,14,15]

VCC[16]

GND[8]

6，返回protel99se的PCB界面，運行Reports/SIGNAL INTEGRITY,如果報告里ICs with valid models一欄中識別出你前面編輯的相關的器件模型的型號，說明設置大功告成，你可以返回DESIGN/DESIGN RULES/SIGNAL INTEGRITY中詳細設置信號完整性規則，并用tools/design rules check來檢查，同樣，在運行TOOLS/SIGNAL INTEGRITY后的信號完整性界面中也不需要逐個設置信號的引腳模型，它已經根據u_parts.hrt文件里的設置自動識別出來，可以直接選取信號做分析。

優點：緩沖模型可以具體到引腳，批量信號分析結果比用默認模型精確得多；可以做到反射分析中過沖和下沖的批量準確分析，在信號完整性界面中還可以做比較準確的單個串擾分析和付立葉展開的頻域分析，它可以確定信號中有害的EMI諧波分量。

缺點：對排阻的模型還是無法識別，當有排阻無源器件時仿真會無法進行。由于對延遲時間的計算方法不了解，目前對時序方面的約束目前無法實現。

本文由于時間關系，只說明了操作步驟，應用者需要具備對protel99se比較深的操作能力和信號完整性理論基礎以及對現代EDA軟件的約束驅動設計方法有一定的了解。至于自己為什么會考慮protel99se來做信號完整性分析，是因為公司的原因，公司本來想上cadence，但自從我來到就職公司后，憑經驗做的板子還都過得去，目前還沒有什么非得改變設計工具的問題，公司為了照顧其他人對cadence不熟，所以不再考慮，雖然我知道到要求高時不用cadence可能沒底，屢次要求更換設計工具沒有結果，便只好在protel99se上打主意，這便是本文的由來。