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1 概述

當(dāng)今計算機(jī)系統(tǒng)DDR3存儲器技術(shù)已得到廣泛應(yīng)用，數(shù)據(jù)傳輸率一再被提升，現(xiàn)已高達(dá)1866Mbps。在這種高速總線條件下，要保證數(shù)據(jù)傳輸質(zhì)量的可靠性和滿足并行總線的時序要求，對設(shè)計實現(xiàn)提出了極大的挑戰(zhàn)。

本文主要使用了Cadence公司的時域分析工具對DDR3設(shè)計進(jìn)行量化分析，介紹了影響信號完整性的主要因素對DDR3進(jìn)行時序分析，通過分析結(jié)果進(jìn)行改進(jìn)及優(yōu)化設(shè)計，提升信號質(zhì)量使其可靠性和安全性大大提高。

2 DDR3介紹

DDR3內(nèi)存與DDR2內(nèi)存相似包含控制器和存儲器2個部分，都采用源同步時序，即選通信號(時鐘)不是獨立的時鐘源發(fā)送，而是由驅(qū)動芯片發(fā)送。它比DR2有更高的數(shù)據(jù)傳輸率，最高可達(dá)1866Mbps；DDR3還采用8位預(yù)取技術(shù)，明顯提高了存儲帶寬；其工作電壓為1.5V，保證相同頻率下功耗更低。

DDR3接口設(shè)計實現(xiàn)比較困難，它采取了特有的Fly-by拓?fù)浣Y(jié)構(gòu)，用“Write leveling”技術(shù)來控制器件內(nèi)部偏移時序等有效措施。雖然在保證設(shè)計實現(xiàn)和信號的完整性起到一定作用，但要實現(xiàn)高頻率高帶寬的存儲系統(tǒng)還不全面，需要進(jìn)行仿真分析才能保證設(shè)計實現(xiàn)和信號質(zhì)量的完整性。

3 仿真分析

對DDR3進(jìn)行仿真分析是以結(jié)合項目進(jìn)行具體說明：選用PowerPC 64位雙核CPU模塊，該模塊采用Micron公司的MT41J256M16HA—125IT為存儲器。Freescale公司P5020為處理器進(jìn)行分析，模塊配置內(nèi)存總線數(shù)據(jù)傳輸率為1333MT/s，仿真頻率為666MHz。

3.1仿真前準(zhǔn)備

在分析前需根據(jù)DDR3的阻抗與印制板廠商溝通確認(rèn)其PCB的疊層結(jié)構(gòu)。在高速傳輸中確保傳輸線性能良好的關(guān)鍵是特性阻抗連續(xù)，確定高速PCB信號線的阻抗控制在一定的范圍內(nèi)，使印制板成為“可控阻抗板”，這是仿真分析的基礎(chǔ)。DDR3總線單線阻抗為50Ω，差分線阻抗為100Ω。

設(shè)置分析網(wǎng)絡(luò)終端的電壓值；對分析的器件包括無源器件分配模型；確定器件類屬性；確保器件引腳屬性(輸入＼輸出、電源＼地等)……